台湾半导体巨头台积电携手台湾国立阳明交通大学，在下一代晶体管设计领域取得了重大突破。双方共同展示了一种创新方法，即在添加绝缘材料和控制电子流动的门控之前，对通道材料进行工程化处理，以创建缓冲层，而不是在晶体管通道上直接沉积新材料。

台积电和阳明交通大学的研究表明，在单层二硫化钼（MoS₂）通道上沉积外延铝，可以实现低漏电的门控效果。

大多数现代芯片都依赖于FinFET（鳍式场效应）或GaaFET（全环绕栅极）晶体管来传输和管理电流。这些晶体管采用三维结构，通过一个向上突出的通道，门控围绕这个通道包裹，从而增大门控和通道之间的接触面积，改善电流流动的控制。在晶体管中，通道负责电流流动，而门控负责控制流动。

随着芯片制造技术的进步，像台积电这样的制造商能够将通道厚度减少到5纳米，并使通道更短，以便在芯片中装入更多的晶体管。然而，这也使得晶体管门控难以控制电子流动。

当通道长度接近3纳米到5纳米时，门控在控制电子流动方面变得力不从心。同样，对于低于大约3纳米的通道厚度，通过通道移动的电子与门控接触，导致电阻增加。

为了解决这些限制，芯片制造商一直在研究二维单分子层晶体管。这些晶体管仅一个分子层厚，允许更大的门控控制和更低的电阻，同时允许芯片制造商通过目标0.7纳米通道厚度和小于3纳米通道长度来增加芯片上的晶体管密度。

然而，材料的薄度也带来了一系列挑战。对这些晶体管的研究显示，通过传统沉积技术制造门控会导致由于单层二硫化钼（MoS₂）晶体管通道材料的特性，通道上的门控介电层不均匀。MoS₂因其天然的0.7纳米厚度及其支持更大电流控制的能力而被使用。相比之下，FinFET晶体管主要使用硅锗作为通道材料。

台积电和阳明交通大学的研究旨在克服在通道上沉积门控材料的限制。具体来说，他们的研究集中在防止漏电并实现电流控制的门控介电层上。与之前研究新的沉积方法或新材料不同，他们依赖于超薄的外延铝层。

研究人员通过在MoS₂表面沉积铝层并允许其氧化形成0.42纳米厚的氧化铝层来工程化MoS₂表面。形成层之后，在其上方添加了高κ的氧化铪门控介电材料。

通过表面工程，研究人员展示了新方法允许在MoS₂晶体管中实现更紧密的流动控制和降低电阻，其水平类似于介电层厚度为1纳米。